lib/header.h

   1 /*
   2  *      $Id: header.h,v 1.1 1999/01/24 21:48:12 mj Exp $
   3  *
   4  *      The PCI Library -- PCI Header Structure (extracted from <linux/pci.h>)
   5  *
   6  *      Copyright (c) 1997--1999 Martin Mares <mj@atrey.karlin.mff.cuni.cz>
   7  *
   8  *      Can be freely distributed and used under the terms of the GNU GPL.
   9  */
  10
  11 /*
  12  * Under PCI, each device has 256 bytes of configuration address space,
  13  * of which the first 64 bytes are standardized as follows:
  14  */
  15 #define PCI_VENDOR_ID           0x00    /* 16 bits */
  16 #define PCI_DEVICE_ID           0x02    /* 16 bits */
  17 #define PCI_COMMAND             0x04    /* 16 bits */
  18 #define  PCI_COMMAND_IO         0x1     /* Enable response in I/O space */
  19 #define  PCI_COMMAND_MEMORY     0x2     /* Enable response in Memory space */
  20 #define  PCI_COMMAND_MASTER     0x4     /* Enable bus mastering */
  21 #define  PCI_COMMAND_SPECIAL    0x8     /* Enable response to special cycles */
  22 #define  PCI_COMMAND_INVALIDATE 0x10    /* Use memory write and invalidate */
  23 #define  PCI_COMMAND_VGA_PALETTE 0x20   /* Enable palette snooping */
  24 #define  PCI_COMMAND_PARITY     0x40    /* Enable parity checking */
  25 #define  PCI_COMMAND_WAIT       0x80    /* Enable address/data stepping */
  26 #define  PCI_COMMAND_SERR       0x100   /* Enable SERR */
  27 #define  PCI_COMMAND_FAST_BACK  0x200   /* Enable back-to-back writes */
  28
  29 #define PCI_STATUS              0x06    /* 16 bits */
  30 #define  PCI_STATUS_CAP_LIST    0x10    /* Support Capability List */
  31 #define  PCI_STATUS_66MHZ       0x20    /* Support 66 Mhz PCI 2.1 bus */
  32 #define  PCI_STATUS_UDF         0x40    /* Support User Definable Features */
  33 #define  PCI_STATUS_FAST_BACK   0x80    /* Accept fast-back to back */
  34 #define  PCI_STATUS_PARITY      0x100   /* Detected parity error */
  35 #define  PCI_STATUS_DEVSEL_MASK 0x600   /* DEVSEL timing */
  36 #define  PCI_STATUS_DEVSEL_FAST 0x000
  37 #define  PCI_STATUS_DEVSEL_MEDIUM 0x200
  38 #define  PCI_STATUS_DEVSEL_SLOW 0x400
  39 #define  PCI_STATUS_SIG_TARGET_ABORT 0x800 /* Set on target abort */
  40 #define  PCI_STATUS_REC_TARGET_ABORT 0x1000 /* Master ack of " */
  41 #define  PCI_STATUS_REC_MASTER_ABORT 0x2000 /* Set on master abort */
  42 #define  PCI_STATUS_SIG_SYSTEM_ERROR 0x4000 /* Set when we drive SERR */
  43 #define  PCI_STATUS_DETECTED_PARITY 0x8000 /* Set on parity error */
  44
  45 #define PCI_CLASS_REVISION      0x08    /* High 24 bits are class, low 8
  46                                            revision */
  47 #define PCI_REVISION_ID         0x08    /* Revision ID */
  48 #define PCI_CLASS_PROG          0x09    /* Reg. Level Programming Interface */
  49 #define PCI_CLASS_DEVICE        0x0a    /* Device class */
  50
  51 #define PCI_CACHE_LINE_SIZE     0x0c    /* 8 bits */
  52 #define PCI_LATENCY_TIMER       0x0d    /* 8 bits */
  53 #define PCI_HEADER_TYPE         0x0e    /* 8 bits */
  54 #define  PCI_HEADER_TYPE_NORMAL 0
  55 #define  PCI_HEADER_TYPE_BRIDGE 1
  56 #define  PCI_HEADER_TYPE_CARDBUS 2
  57
  58 #define PCI_BIST                0x0f    /* 8 bits */
  59 #define PCI_BIST_CODE_MASK      0x0f    /* Return result */
  60 #define PCI_BIST_START          0x40    /* 1 to start BIST, 2 secs or less */
  61 #define PCI_BIST_CAPABLE        0x80    /* 1 if BIST capable */
  62
  63 /*
  64  * Base addresses specify locations in memory or I/O space.
  65  * Decoded size can be determined by writing a value of
  66  * 0xffffffff to the register, and reading it back.  Only
  67  * 1 bits are decoded.
  68  */
  69 #define PCI_BASE_ADDRESS_0      0x10    /* 32 bits */
  70 #define PCI_BASE_ADDRESS_1      0x14    /* 32 bits [htype 0,1 only] */
  71 #define PCI_BASE_ADDRESS_2      0x18    /* 32 bits [htype 0 only] */
  72 #define PCI_BASE_ADDRESS_3      0x1c    /* 32 bits */
  73 #define PCI_BASE_ADDRESS_4      0x20    /* 32 bits */
  74 #define PCI_BASE_ADDRESS_5      0x24    /* 32 bits */
  75 #define  PCI_BASE_ADDRESS_SPACE 0x01    /* 0 = memory, 1 = I/O */
  76 #define  PCI_BASE_ADDRESS_SPACE_IO 0x01
  77 #define  PCI_BASE_ADDRESS_SPACE_MEMORY 0x00
  78 #define  PCI_BASE_ADDRESS_MEM_TYPE_MASK 0x06
  79 #define  PCI_BASE_ADDRESS_MEM_TYPE_32   0x00    /* 32 bit address */
  80 #define  PCI_BASE_ADDRESS_MEM_TYPE_1M   0x02    /* Below 1M */
  81 #define  PCI_BASE_ADDRESS_MEM_TYPE_64   0x04    /* 64 bit address */
  82 #define  PCI_BASE_ADDRESS_MEM_PREFETCH  0x08    /* prefetchable? */
  83 #define  PCI_BASE_ADDRESS_MEM_MASK      (~0x0fUL)
  84 #define  PCI_BASE_ADDRESS_IO_MASK       (~0x03UL)
  85 /* bit 1 is reserved if address_space = 1 */
  86
  87 /* Header type 0 (normal devices) */
  88 #define PCI_CARDBUS_CIS         0x28
  89 #define PCI_SUBSYSTEM_VENDOR_ID 0x2c
  90 #define PCI_SUBSYSTEM_ID        0x2e
  91 #define PCI_ROM_ADDRESS         0x30    /* Bits 31..11 are address, 10..1 reserved */
  92 #define  PCI_ROM_ADDRESS_ENABLE 0x01
  93 #define PCI_ROM_ADDRESS_MASK    (~0x7ffUL)
  94
  95 #define PCI_CAPABILITY_LIST     0x34    /* Offset of first capability list entry */
  96
  97 /* 0x35-0x3b are reserved */
  98 #define PCI_INTERRUPT_LINE      0x3c    /* 8 bits */
  99 #define PCI_INTERRUPT_PIN       0x3d    /* 8 bits */
 100 #define PCI_MIN_GNT             0x3e    /* 8 bits */
 101 #define PCI_MAX_LAT             0x3f    /* 8 bits */
 102
 103 /* Header type 1 (PCI-to-PCI bridges) */
 104 #define PCI_PRIMARY_BUS         0x18    /* Primary bus number */
 105 #define PCI_SECONDARY_BUS       0x19    /* Secondary bus number */
 106 #define PCI_SUBORDINATE_BUS     0x1a    /* Highest bus number behind the bridge */
 107 #define PCI_SEC_LATENCY_TIMER   0x1b    /* Latency timer for secondary interface */
 108 #define PCI_IO_BASE             0x1c    /* I/O range behind the bridge */
 109 #define PCI_IO_LIMIT            0x1d
 110 #define  PCI_IO_RANGE_TYPE_MASK 0x0f    /* I/O bridging type */
 111 #define  PCI_IO_RANGE_TYPE_16   0x00
 112 #define  PCI_IO_RANGE_TYPE_32   0x01
 113 #define  PCI_IO_RANGE_MASK      ~0x0f
 114 #define PCI_SEC_STATUS          0x1e    /* Secondary status register, only bit 14 used */
 115 #define PCI_MEMORY_BASE         0x20    /* Memory range behind */
 116 #define PCI_MEMORY_LIMIT        0x22
 117 #define  PCI_MEMORY_RANGE_TYPE_MASK 0x0f
 118 #define  PCI_MEMORY_RANGE_MASK  ~0x0f
 119 #define PCI_PREF_MEMORY_BASE    0x24    /* Prefetchable memory range behind */
 120 #define PCI_PREF_MEMORY_LIMIT   0x26
 121 #define  PCI_PREF_RANGE_TYPE_MASK 0x0f
 122 #define  PCI_PREF_RANGE_TYPE_32 0x00
 123 #define  PCI_PREF_RANGE_TYPE_64 0x01
 124 #define  PCI_PREF_RANGE_MASK    ~0x0f
 125 #define PCI_PREF_BASE_UPPER32   0x28    /* Upper half of prefetchable memory range */
 126 #define PCI_PREF_LIMIT_UPPER32  0x2c
 127 #define PCI_IO_BASE_UPPER16     0x30    /* Upper half of I/O addresses */
 128 #define PCI_IO_LIMIT_UPPER16    0x32
 129 /* 0x34-0x3b is reserved */
 130 #define PCI_ROM_ADDRESS1        0x38    /* Same as PCI_ROM_ADDRESS, but for htype 1 */
 131 /* 0x3c-0x3d are same as for htype 0 */
 132 #define PCI_BRIDGE_CONTROL      0x3e
 133 #define  PCI_BRIDGE_CTL_PARITY  0x01    /* Enable parity detection on secondary interface */
 134 #define  PCI_BRIDGE_CTL_SERR    0x02    /* The same for SERR forwarding */
 135 #define  PCI_BRIDGE_CTL_NO_ISA  0x04    /* Disable bridging of ISA ports */
 136 #define  PCI_BRIDGE_CTL_VGA     0x08    /* Forward VGA addresses */
 137 #define  PCI_BRIDGE_CTL_MASTER_ABORT 0x20  /* Report master aborts */
 138 #define  PCI_BRIDGE_CTL_BUS_RESET 0x40  /* Secondary bus reset */
 139 #define  PCI_BRIDGE_CTL_FAST_BACK 0x80  /* Fast Back2Back enabled on secondary interface */
 140
 141 /* Header type 2 (CardBus bridges) */
 142 /* 0x14-0x15 reserved */
 143 #define PCI_CB_SEC_STATUS       0x16    /* Secondary status */
 144 #define PCI_CB_PRIMARY_BUS      0x18    /* PCI bus number */
 145 #define PCI_CB_CARD_BUS         0x19    /* CardBus bus number */
 146 #define PCI_CB_SUBORDINATE_BUS  0x1a    /* Subordinate bus number */
 147 #define PCI_CB_LATENCY_TIMER    0x1b    /* CardBus latency timer */
 148 #define PCI_CB_MEMORY_BASE_0    0x1c
 149 #define PCI_CB_MEMORY_LIMIT_0   0x20
 150 #define PCI_CB_MEMORY_BASE_1    0x24
 151 #define PCI_CB_MEMORY_LIMIT_1   0x28
 152 #define PCI_CB_IO_BASE_0        0x2c
 153 #define PCI_CB_IO_BASE_0_HI     0x2e
 154 #define PCI_CB_IO_LIMIT_0       0x30
 155 #define PCI_CB_IO_LIMIT_0_HI    0x32
 156 #define PCI_CB_IO_BASE_1        0x34
 157 #define PCI_CB_IO_BASE_1_HI     0x36
 158 #define PCI_CB_IO_LIMIT_1       0x38
 159 #define PCI_CB_IO_LIMIT_1_HI    0x3a
 160 #define  PCI_CB_IO_RANGE_MASK   ~0x03
 161 /* 0x3c-0x3d are same as for htype 0 */
 162 #define PCI_CB_BRIDGE_CONTROL   0x3e
 163 #define  PCI_CB_BRIDGE_CTL_PARITY       0x01    /* Similar to standard bridge control register */
 164 #define  PCI_CB_BRIDGE_CTL_SERR         0x02
 165 #define  PCI_CB_BRIDGE_CTL_ISA          0x04
 166 #define  PCI_CB_BRIDGE_CTL_VGA          0x08
 167 #define  PCI_CB_BRIDGE_CTL_MASTER_ABORT 0x20
 168 #define  PCI_CB_BRIDGE_CTL_CB_RESET     0x40    /* CardBus reset */
 169 #define  PCI_CB_BRIDGE_CTL_16BIT_INT    0x80    /* Enable interrupt for 16-bit cards */
 170 #define  PCI_CB_BRIDGE_CTL_PREFETCH_MEM0 0x100  /* Prefetch enable for both memory regions */
 171 #define  PCI_CB_BRIDGE_CTL_PREFETCH_MEM1 0x200
 172 #define  PCI_CB_BRIDGE_CTL_POST_WRITES  0x400
 173 #define PCI_CB_SUBSYSTEM_VENDOR_ID 0x40
 174 #define PCI_CB_SUBSYSTEM_ID     0x42
 175 #define PCI_CB_LEGACY_MODE_BASE 0x44    /* 16-bit PC Card legacy mode base address (ExCa) */
 176 /* 0x48-0x7f reserved */
 177
 178 /* Capability lists */
 179 #define PCI_CAP_LIST_ID         0       /* Capability ID */
 180 #define  PCI_CAP_ID_AGP         0x02
 181 #define PCI_CAP_LIST_NEXT       1       /* Next capability in the list */
 182 #define PCI_CAP_LIST_REVISION   2       /* Revision of this capability (BCD) */
 183 /* 3 reserved */
 184
 185 /*
 186  * The PCI interface treats multi-function devices as independent
 187  * devices.  The slot/function address of each device is encoded
 188  * in a single byte as follows:
 189  *
 190  *      7:3 = slot
 191  *      2:0 = function
 192  */
 193 #define PCI_DEVFN(slot,func)    ((((slot) & 0x1f) << 3) | ((func) & 0x07))
 194 #define PCI_SLOT(devfn)         (((devfn) >> 3) & 0x1f)
 195 #define PCI_FUNC(devfn)         ((devfn) & 0x07)
 196
 197 /* Device classes and subclasses */
 198
 199 #define PCI_CLASS_NOT_DEFINED           0x0000
 200 #define PCI_CLASS_NOT_DEFINED_VGA       0x0001
 201
 202 #define PCI_BASE_CLASS_STORAGE          0x01
 203 #define PCI_CLASS_STORAGE_SCSI          0x0100
 204 #define PCI_CLASS_STORAGE_IDE           0x0101
 205 #define PCI_CLASS_STORAGE_FLOPPY        0x0102
 206 #define PCI_CLASS_STORAGE_IPI           0x0103
 207 #define PCI_CLASS_STORAGE_RAID          0x0104
 208 #define PCI_CLASS_STORAGE_OTHER         0x0180
 209
 210 #define PCI_BASE_CLASS_NETWORK          0x02
 211 #define PCI_CLASS_NETWORK_ETHERNET      0x0200
 212 #define PCI_CLASS_NETWORK_TOKEN_RING    0x0201
 213 #define PCI_CLASS_NETWORK_FDDI          0x0202
 214 #define PCI_CLASS_NETWORK_ATM           0x0203
 215 #define PCI_CLASS_NETWORK_OTHER         0x0280
 216
 217 #define PCI_BASE_CLASS_DISPLAY          0x03
 218 #define PCI_CLASS_DISPLAY_VGA           0x0300
 219 #define PCI_CLASS_DISPLAY_XGA           0x0301
 220 #define PCI_CLASS_DISPLAY_OTHER         0x0380
 221
 222 #define PCI_BASE_CLASS_MULTIMEDIA       0x04
 223 #define PCI_CLASS_MULTIMEDIA_VIDEO      0x0400
 224 #define PCI_CLASS_MULTIMEDIA_AUDIO      0x0401
 225 #define PCI_CLASS_MULTIMEDIA_OTHER      0x0480
 226
 227 #define PCI_BASE_CLASS_MEMORY           0x05
 228 #define  PCI_CLASS_MEMORY_RAM           0x0500
 229 #define  PCI_CLASS_MEMORY_FLASH         0x0501
 230 #define  PCI_CLASS_MEMORY_OTHER         0x0580
 231
 232 #define PCI_BASE_CLASS_BRIDGE           0x06
 233 #define  PCI_CLASS_BRIDGE_HOST          0x0600
 234 #define  PCI_CLASS_BRIDGE_ISA           0x0601
 235 #define  PCI_CLASS_BRIDGE_EISA          0x0602
 236 #define  PCI_CLASS_BRIDGE_MC            0x0603
 237 #define  PCI_CLASS_BRIDGE_PCI           0x0604
 238 #define  PCI_CLASS_BRIDGE_PCMCIA        0x0605
 239 #define  PCI_CLASS_BRIDGE_NUBUS         0x0606
 240 #define  PCI_CLASS_BRIDGE_CARDBUS       0x0607
 241 #define  PCI_CLASS_BRIDGE_OTHER         0x0680
 242
 243 #define PCI_BASE_CLASS_COMMUNICATION    0x07
 244 #define PCI_CLASS_COMMUNICATION_SERIAL  0x0700
 245 #define PCI_CLASS_COMMUNICATION_PARALLEL 0x0701
 246 #define PCI_CLASS_COMMUNICATION_OTHER   0x0780
 247
 248 #define PCI_BASE_CLASS_SYSTEM           0x08
 249 #define PCI_CLASS_SYSTEM_PIC            0x0800
 250 #define PCI_CLASS_SYSTEM_DMA            0x0801
 251 #define PCI_CLASS_SYSTEM_TIMER          0x0802
 252 #define PCI_CLASS_SYSTEM_RTC            0x0803
 253 #define PCI_CLASS_SYSTEM_OTHER          0x0880
 254
 255 #define PCI_BASE_CLASS_INPUT            0x09
 256 #define PCI_CLASS_INPUT_KEYBOARD        0x0900
 257 #define PCI_CLASS_INPUT_PEN             0x0901
 258 #define PCI_CLASS_INPUT_MOUSE           0x0902
 259 #define PCI_CLASS_INPUT_OTHER           0x0980
 260
 261 #define PCI_BASE_CLASS_DOCKING          0x0a
 262 #define PCI_CLASS_DOCKING_GENERIC       0x0a00
 263 #define PCI_CLASS_DOCKING_OTHER         0x0a01
 264
 265 #define PCI_BASE_CLASS_PROCESSOR        0x0b
 266 #define PCI_CLASS_PROCESSOR_386         0x0b00
 267 #define PCI_CLASS_PROCESSOR_486         0x0b01
 268 #define PCI_CLASS_PROCESSOR_PENTIUM     0x0b02
 269 #define PCI_CLASS_PROCESSOR_ALPHA       0x0b10
 270 #define PCI_CLASS_PROCESSOR_POWERPC     0x0b20
 271 #define PCI_CLASS_PROCESSOR_CO          0x0b40
 272
 273 #define PCI_BASE_CLASS_SERIAL           0x0c
 274 #define PCI_CLASS_SERIAL_FIREWIRE       0x0c00
 275 #define PCI_CLASS_SERIAL_ACCESS         0x0c01
 276 #define PCI_CLASS_SERIAL_SSA            0x0c02
 277 #define PCI_CLASS_SERIAL_USB            0x0c03
 278 #define PCI_CLASS_SERIAL_FIBER          0x0c04
 279
 280 #define PCI_CLASS_OTHERS                0xff
 281
 282 /* Several ID's we need in the library */
 283
 284 #define PCI_VENDOR_ID_INTEL             0x8086
 285 #define PCI_VENDOR_ID_COMPAQ            0x0e11